問：

能否在200 ns內(nèi)開啟或關(guān)閉RF源？

答：

在脈沖雷達應(yīng)用中，從發(fā)射到接收操作的過渡期間需要快速開啟/關(guān)閉高功率放大器(HPA)。典型的轉(zhuǎn)換時間目標可能小于1 μs。傳統(tǒng)上，這是通過漏極控制來實現(xiàn)的。漏極控制需要在28 V至50 V的電壓下切換大電流。已知開關(guān)功率技術(shù)可以勝任這一任務(wù)，但會涉及額外的物理尺寸和電路問題。在現(xiàn)代相控陣天線開發(fā)中，雖然要求盡可能低的SWaP（尺寸重量和功耗），但希望消除與HPA漏極開關(guān)相關(guān)的復雜問題。

本文提出了一種獨特但簡單的柵極脈沖驅(qū)動電路，為快速開關(guān)HPA提供了另一種方法，同時消除了與漏極開關(guān)有關(guān)的電路。實測切換時間小于200 ns，相對于1 μs的目標還有一些裕量。其他特性包括：解決器件間差異的偏置編程能力，保護HPA免受柵極電壓增加影響的柵極箝位，以及用于優(yōu)化脈沖上升時間的過沖補償。

典型漏極脈沖配置

通過漏極控制開關(guān)HPA的典型配置如圖1所示。一個串聯(lián)FET開啟輸入HPA的高電壓?？刂齐娐沸枰獙⑦壿嬰娖矫}沖轉(zhuǎn)換為更高電壓以使串聯(lián)FET導通。

此配置的難點包括：

?7?8大電流的切換要求從大容量電容到HPA漏極引腳的路徑是一條低電感路徑。

?7?8關(guān)閉時，漏極電容保有電荷，需要額外的放電路徑。這是通過額外的FET Q2來實現(xiàn)的，對控制電路的約束隨之增加：Q1和Q2絕不能同時使能。

?7?8很多情況下，串聯(lián)FET是N溝道器件。這要求控制電路產(chǎn)生一個高于HPA漏極電壓的電壓才能開啟。

控制電路的設(shè)計方法已是眾所周知且行之有效。然而，相控陣系統(tǒng)不斷期望集成封裝并降低SWaP，因此希望消除上述難點。實際上，人們的愿望是完全消除漏極控制電路。

圖1.傳統(tǒng)HPA脈沖漏極配置。

推薦柵極脈沖電路

柵極驅(qū)動電路的目標是將邏輯電平信號轉(zhuǎn)換成合適的GaN HPA柵極控制信號。需要一個負電壓來設(shè)置適當?shù)钠秒娏?，以及一個更大的負電壓來關(guān)閉器件。因此，電路應(yīng)接受正邏輯電平輸入并轉(zhuǎn)換為兩個負電壓之間的脈沖。電路還需要克服柵極電容影響，提供急速上升時間，過沖應(yīng)極小或沒有。

對柵極偏置設(shè)置的擔憂是，偏置電壓的小幅增加可能導致HPA電流的顯著增加。這就增加了一個目標，即柵極控制電路應(yīng)非常穩(wěn)定，并有一個箝位器來防止受損。另一個問題是，設(shè)置所需漏極電流時，不同器件的最佳偏置電壓有差異。這種差異使得人們更希望有系統(tǒng)內(nèi)可編程柵極偏置特性。

圖2.推薦HPA柵極驅(qū)動電路。

圖2所示電路達成了所述的全部目標。運算放大器U1使用反相單負電源配置。利用一個精密DAC設(shè)置運算放大器基準電壓，以實現(xiàn)V+引腳上的增益。當邏輯輸入為高電平時，運算放大器箝位到負供電軌。當輸入為低電平時，運算放大器輸出接近一個小的負值，該值由電阻值和DAC設(shè)置決定。反相配置是故意選擇的，目的是當邏輯輸入為低電平或接地時開啟HPA，因為邏輯低電平的電壓差異小于邏輯高電平。采用軌到軌運算放大器，它具有較大壓擺率和足夠的輸出電流驅(qū)動能力，適合該應(yīng)用。

元件值選擇如下：

?7?8R1和R2設(shè)置運放增益。

?7?8DAC設(shè)置連同R3和R4決定運算放大器V+引腳的基準電壓。C1和R3針對低通濾波器噪聲而選擇。

?7?8R5和R6用于實現(xiàn)重要的箝位功能。這是因為運放的VCC引腳以地為基準，所以這是運放輸出的最大值。R5和R6為–5 V電源提供一個電阻分壓器。

?7?8R5的不利影響是由于柵極電容，它會減慢脈沖響應(yīng)。這要通過增加C3來補償，以實現(xiàn)陡峭的脈沖。

?7?8C2的值較小，用以限制運放輸出脈沖上升沿的過沖。

圖3.測試設(shè)置。

實測數(shù)據(jù)

用于驗證電路的測試設(shè)置如圖3所示。對精密DAC、運算放大器和HPA使用評估板。一個脈沖發(fā)生器用于模擬1.8 V邏輯信號。信號發(fā)生器連續(xù)工作，利用一個輸入帶寬高于RF頻率的RF采樣示波器測量HPA對RF信號的開啟/關(guān)閉。

測試所用的元器件值參見表1。

表1.所用元器件值

實測開啟時間如圖4所示。時間標度為每格500 ns，RF信號的上升時間小于200 ns。對于測量從柵極脈沖開始到RF脈沖上升沿結(jié)束的時間的系統(tǒng)，可以看到開啟時間約為300 ns，這說明系統(tǒng)分配1 μs用于發(fā)射到接收轉(zhuǎn)換會有相當可觀的裕量。

圖4.實測HPA開啟時間。

圖5.實測HPA關(guān)閉時間。

實測關(guān)閉時間如圖5所示。時間標度同樣是每格500 ns，下降時間明顯快于上升時間，同樣遠小于200 ns，說明系統(tǒng)分配1 μs用于發(fā)射到接收轉(zhuǎn)換會有相當可觀的裕量。

布局考慮

對一個代表性布局做了尺寸研究，如圖6所示。柵極脈沖電路的運算放大器部分放置在通向HPA輸入的RF路徑附近。精密DAC未顯示出來，假定其放置在控制部分中，為多個發(fā)射通道提供輸入。布局研究表明，可將該電路添加到實際的低成本PWB實現(xiàn)方案中，發(fā)射RF電路所需的額外空間極小。

圖6.物理尺寸分配。

結(jié)語

本文提出了一種獨特的柵極脈沖電路，并進行了HPA快速開/關(guān)評估。