4) UVLO功能建模
根據(jù)datasheet中的描述及相關(guān)數(shù)據(jù)，UVLO是IC的輸入欠壓保護(hù)，這個(gè)功能其實(shí)對(duì)于仿真而言不是必須的，可要可不要的；我在這里給出，只是希望模型功能完整一點(diǎn)，實(shí)際仿真時(shí)可直接去掉的。
根據(jù)datasheet，我們搭建了如下的仿真電路；兩個(gè)比較器和RS觸發(fā)器構(gòu)成了UVLO的滯環(huán)，觸發(fā)器的輸出q信號(hào)用以控制IC的驅(qū)動(dòng)信號(hào)；考慮此模型過于簡單，這里就不進(jìn)行仿真驗(yàn)證了。
5) PFC OK功能建模
此功能比較簡單，這里不作講解，大家看看電路即可。
最近附上IC建模源文件及測(cè)試電路，驗(yàn)證時(shí)有幾點(diǎn)跟大家說明 一下：
#1 文件版本為Saber 2009;
#2 兩驅(qū)動(dòng)輸出均為數(shù)字信號(hào)；如果大家想模擬信號(hào)，需加一d2a模板；或是直接利用power semiconductor這個(gè)數(shù)字控制開關(guān)作為mosfet;
#3 IC地已默認(rèn)為GND；如里修改，需對(duì)模型進(jìn)行重新設(shè)定；
#4 IC VCC供電壓不要直接給一V_DC；由于IC內(nèi)部有l(wèi)atch電路，直接給V_DC，IC會(huì)鎖死；需要給一個(gè)模擬真實(shí)供電電源如V_PWL，即電壓由0上升到V_DC并保持。
下面為Saber源文件及測(cè)試電路，如有問題還請(qǐng)及時(shí)指正，相互學(xué)習(xí)一下。
