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orcad 導(dǎo)出網(wǎng)表到allegro的方法

orcad 導(dǎo)出網(wǎng)表到allegro的方法
下面的方法,不保證能成功,但可試試

注意事項(xiàng):
一.Capture原理圖的準(zhǔn)備工作
1。Part的Pin的定義
為了能順利產(chǎn)生網(wǎng)絡(luò)表,必須對(duì)Part Pin的Name、Number和Type都要定義好,并且同一Part的Name和Number是不能重復(fù)的,只有當(dāng)Pin Type為Power是Pin Name才允許相同
注意:如果一個(gè)零件的Power Pin有好幾種PinName,而不同的Pin Name的Pin要接相同的Net,如:Pin name為VDD但需要接到VCC,而且Pinname為VSS也要接到VCC,此時(shí)就必須對(duì)Capture里的零件Part做一些設(shè)定

2。Part的PCB Footprint的定義
在Edit-Properties中設(shè)定PCB Footprint
當(dāng)然先的做好封裝庫(kù),你可以把它們放在./symbols下,最好建立自己的庫(kù)目錄。


3。不同Part的Device設(shè)定必須不同
在DEVICE欄設(shè)定值,不同Part的值不能相同,或者干脆不命名生成網(wǎng)表時(shí)CAPTURE會(huì)自動(dòng)命名,使用他的封裝,參數(shù),還有其他的屬性給他聯(lián)合命名即類似
如:“CAP NP_0805_0.1U”這就是自動(dòng)命名的結(jié)果

4。NC Pin 定義
有的時(shí)候工程師在建Capture零件的時(shí)候會(huì)把沒(méi)有連接Net的Pin省略,而這些Pin在Layout實(shí)際零件上是有的,針對(duì)這種情況需要對(duì)Capture里的零件Part做一下設(shè)定:
在Capture中雙擊Part進(jìn)入Edit Properties新增一項(xiàng)NC Property
Property的Name需大寫 NC
在Value輸入零件的NC Pin

5。有些字符在導(dǎo)入網(wǎng)絡(luò)表時(shí)是不允許的,
例如: ‘ !


導(dǎo)入過(guò)程
1.在Capture里執(zhí)行Create netlist 選擇Allegro,勾選Create Allegro Netlist,選擇輸出的路徑
注意:這里產(chǎn)生的Netlist 有好幾個(gè)文件,所以只要選擇路徑就可以了

2。在Allegro中執(zhí)行Import Logic選擇Cadence,點(diǎn)選Capture選擇Netlist路徑就了
畫(huà)好板子的機(jī)械外形,定義好route keepin 和package keepout以后,直接點(diǎn)擊file->import logic->,記住要選concept hdl,切記!別選capture,否則無(wú)法導(dǎo)入網(wǎng)表。
做完庫(kù)后,最好將*.psm、*.fsm、*.bsm、*.dra文件分類存放,這樣便于理出頭緒來(lái),以后可以重復(fù)利用的。在user pereference里的design path里可以指定這些path。
全部回復(fù)(12)
正序查看
倒序查看
orbita
LV.4
2
2003-12-12 11:39
tiny兄
我看視頻教材是,版主用的是capture cis 14.1版.在選擇filter type 時(shí)框內(nèi)只有:capture-allegro:。
我用的是cadnece15.1版內(nèi)集成的capture,選擇filtre type時(shí)上面寫的是:capture-allegro/specctraquset/apd
創(chuàng)建網(wǎng)絡(luò)時(shí)出現(xiàn)
error:netlister failed
please refer to session log or netlist log for details
好像是說(shuō)滿足不了創(chuàng)建網(wǎng)的要求。我因該怎么做?
0
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orbita
LV.4
3
2003-12-12 14:14
tiny兄
outputs主題下
要?jiǎng)?chuàng)建三個(gè)文件
pstxnet.dat
pstxprt.dat
pstchip.dat
tiny兄可否教我怎樣創(chuàng)建它.
0
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tinyhe
LV.6
4
2003-12-12 20:17
@orbita
tiny兄outputs主題下要?jiǎng)?chuàng)建三個(gè)文件pstxnet.datpstxprt.datpstchip.dattiny兄可否教我怎樣創(chuàng)建它.
這個(gè)沒(méi)有特殊的步驟啊
剛才我新建了項(xiàng)目,隨便放了幾個(gè)元件,只設(shè)置了pcb-footprint,然好導(dǎo)出allergo的網(wǎng)表,沒(méi)有什么出錯(cuò)信息,生成了你說(shuō)的三個(gè)dat文件,我電腦上沒(méi)裝allergo,故沒(méi)法繼續(xù)驗(yàn)證
0
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lzgjxh
LV.7
5
2003-12-13 01:09
@orbita
tiny兄outputs主題下要?jiǎng)?chuàng)建三個(gè)文件pstxnet.datpstxprt.datpstchip.dattiny兄可否教我怎樣創(chuàng)建它.
那三個(gè)文件是在產(chǎn)生網(wǎng)絡(luò)表是自動(dòng)生成的.
你出錯(cuò)的原因就是元件的封裝形式?jīng)]指定.
0
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orbita
LV.4
6
2003-12-15 09:25
@tinyhe
這個(gè)沒(méi)有特殊的步驟啊剛才我新建了項(xiàng)目,隨便放了幾個(gè)元件,只設(shè)置了pcb-footprint,然好導(dǎo)出allergo的網(wǎng)表,沒(méi)有什么出錯(cuò)信息,生成了你說(shuō)的三個(gè)dat文件,我電腦上沒(méi)裝allergo,故沒(méi)法繼續(xù)驗(yàn)證
tiny兄
你現(xiàn)在用的軟件件是不是CADENCE PSD 15.0版嗎?
PCB-FOOTPRINT元件路徑我也設(shè)了就是出現(xiàn)上面的提示問(wèn)題。
0
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orbita
LV.4
7
2003-12-15 09:35
@tinyhe
這個(gè)沒(méi)有特殊的步驟啊剛才我新建了項(xiàng)目,隨便放了幾個(gè)元件,只設(shè)置了pcb-footprint,然好導(dǎo)出allergo的網(wǎng)表,沒(méi)有什么出錯(cuò)信息,生成了你說(shuō)的三個(gè)dat文件,我電腦上沒(méi)裝allergo,故沒(méi)法繼續(xù)驗(yàn)證
tiny兄
我下載的cadence psd 15.1是在老古那兒下的.不知tiny大兄你的cadence是在那下載的.
0
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orbita
LV.4
8
2003-12-15 13:32
@tinyhe
這個(gè)沒(méi)有特殊的步驟啊剛才我新建了項(xiàng)目,隨便放了幾個(gè)元件,只設(shè)置了pcb-footprint,然好導(dǎo)出allergo的網(wǎng)表,沒(méi)有什么出錯(cuò)信息,生成了你說(shuō)的三個(gè)dat文件,我電腦上沒(méi)裝allergo,故沒(méi)法繼續(xù)驗(yàn)證
tiny兄
你用的是哪個(gè)軟件啊!
orcadv10,還是cadence15.1版.
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tinyhe
LV.6
9
2003-12-17 19:32
@orbita
tiny兄你用的是哪個(gè)軟件啊!orcadv10,還是cadence15.1版.
orcad10
9.2以上即可
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orbita
LV.4
10
2003-12-30 13:41
tiny兄
請(qǐng)教大兄,protel99的原理圖可否轉(zhuǎn)換到capture cis里.
請(qǐng)指點(diǎn).
0
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tinyhe
LV.6
11
2003-12-30 18:57
@orbita
tiny兄請(qǐng)教大兄,protel99的原理圖可否轉(zhuǎn)換到capturecis里.請(qǐng)指點(diǎn).
這個(gè)不清楚
原理圖估計(jì)可能性不大
0
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mypower
LV.6
12
2003-12-31 13:37
allegro
tiny,我初學(xué)allegro布板,可有這方面的資料。
先謝了
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tinyhe
LV.6
13
2003-12-31 19:31
@mypower
allegrotiny,我初學(xué)allegro布板,可有這方面的資料。先謝了
我找找看
我也準(zhǔn)備學(xué)
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