各位大神,最近小弟在做基本的相移式全橋電路,二次測是全橋整流
基本原理圖就不上了,就想問一下
圖中綠色是開關MOS的DS電壓
但是中間會有一個凹下去的問題
目前確定調(diào)整占空比,讓dead time小些可以解決
但是因為一些原因,能希望盡量不調(diào)到占空比請問還有大神知道能改變哪些東西嗎
基本的相移式全橋架構(gòu)都搞不出來,覺得很失落
希望各位大神可以幫助我
自己頂一下
請各位大神幫忙 有點無助
哪裡人就不多說了,先解決電路問題要緊...
大神 我知道死區(qū)調(diào)小一些可以解決
但是現(xiàn)在希望可以不動到死區(qū)
還有其他的因素可以改善嗎?
諧振電感之類的因素
在管子DS腳并聯(lián)CBB小電容。
大神 大概要多小?
104可以嗎?
先并個102吧,多了再調(diào)整一下。
測試完了
確實這個方法有改善
但是還是會有機會出現(xiàn),我想應該是閉迴路,回授端有問題
而且會造成ZVS進入較困難
還有其他大神有解法的嗎?
芯片是 UCC3895
痾 我講清楚一些好了
現(xiàn)在是 20%載 跟100%載沒有問題
但是50%載 不確定是頻率問題還是甚麼問題
還是會有小小的尖波
小弟還在測試中,反正就當各位大大互相交流
希望可以再提出一些想法,小弟有辦法都會去實測
已補上50%圖片
自己頂一個
還有沒有大神可以提供方法 尚未解決
變壓器 勵磁電感 減小一點點 試試
也就是,要加一點氣隙